Mit der zunehmenden Komplexität der Anwendungsszenarien stellen Wafer-Systeme immer höhere Anforderungen an die Zuverlässigkeit von Interkonnektivitätsnetzwerken. Unter unvermeidlichen Fertigungsfehlern und Umgebungsstörungen treten in Wafer-Interkonnektivitätsnetzwerken häufig Fehler an Knoten und Verbindungen auf, wodurch Fehlertoleranz zu einem entscheidenden Faktor für die Verbesserung der Gesamtsystemzuverlässigkeit wird. Für Chiplet-Knoten- und Verbindungsfehler in Wafer-Interkonnektivitätsnetzwerken wird in diesem Artikel ein belastungsbalancierender fehlertoleranter Routing-Algorithmus ohne virtuelle Kanäle namens FTHOE vorgestellt. Dieser Algorithmus basiert auf der Hamilton-Routing-Strategie und dem Odd-Even-Turn-Modell und passt durch die Nutzung der lokalen Fehlervektorinformationen des aktuellen Knotens dynamisch die Priorität der Portauswahl an, wodurch Umwege beim Umgehen von Fehlerbereichen verkürzt und die Wahrscheinlichkeit verringert wird, dass Pakete in Fehlernachbarschaften stecken bleiben. Gleichzeitig behält FTHOE unter Fehlerbedingungen die adaptive Eigenschaft des Hamilton-Routings bei, erhält eine hohe Vielfalt an kürzesten Pfaden aufrecht und verbessert dadurch die Netzwerklastverteilung und die Gesamtkommunikationsleistung. Simulationsergebnisse zeigen, dass FTHOE im Vergleich zu bestehenden fehlertoleranten Routing-Algorithmen die durchschnittliche Netzwerklatenz signifikant reduziert und den Durchsatz erhöht und eine robuste Fehlertoleranz sowie Lastverteilung in komplexen Fehlerfällen zeigt.

Wafer-Systeme;Fehlertoleranz;Hamilton-Pfad;Odd-Even-Turn-Modell;Lastverteilung