In den letzten Jahren haben fortschrittliche Verpackungstechnologien mehrere kleine Chips zu einem Chip größeren Maßstabs integriert, während die Chip-Integrationdichte und die Merkmale der Hochbandbreiten-Verbindungen erhalten blieben. Angesichts der niedrigen Effizienz manueller Entwürfe und der Schwierigkeit heterogener Optimierung bei der Entwicklung von Wafer-Level-Chips (WSC) untersucht dieser Artikel systematisch die Schlüsselfaktoren, die das WSC-Architekturdesign beeinflussen. Durch die Verschmelzung von Chip-Layout, Operator-Mapping und Hardware-Software-Ko-Design wird das WSC-Architekturerkundungsproblem als Multiobjektiv-Optimierungsaufgabe modelliert. Zuerst wurde ein hierarchisches WSC-Architekturmodell erstellt, das zentrale Ressourceneinschränkungen und Verbindungs-Topologie-Einschränkungen einheitlich quantifiziert; zweitens wurde ein hierarchischer Multiobjektiv-Kooperationsoptimierungsrahmen vorgeschlagen, der physikalische Einschränkungen und Kommunikationsmuster der Aufgabenabbildung gemeinsam optimiert; schließlich wurde eine WSC-Optimierer-Toolchain entwickelt, die simulationsunterstützte Optimierung mit gemischter Granularität unterstützt und optimale Konfigurationen für typische Lasten erzeugen kann. Experimentelle Ergebnisse zeigen, dass das durch dieses Tool generierte optimierte Architekturdesign im Vergleich zu herkömmlichen Computerarchitekturen eine bis zu 22-fache Durchsatzsteigerung und eine bis zu 5-fache Latenzreduzierung in Szenarien der Passwortentschlüsselung und Signalverarbeitung ermöglicht.

Wafer-Level-Chips; Hardware-Software-Ko-Design; Chip-Layout; Entwurfsraumexploration