Dreidimensionale Netzwerke auf dem Chip (3D NoCs) finden in Mehrkernsystemen zunehmend Anwendung, wobei ihr zentraler Wert in der signifikanten Verbesserung der Skalierbarkeit des Systems liegt. Durchsilizium-Vias (TSV) sind eine Schlüsseltechnologie zur Realisierung vertikaler Interkonnektivität zwischen den Schichten des On-Chip-Netzwerks. Allerdings sind TSV-basierte Schichtverbindungen anfällig für Ausfälle durch Fertigungsfehler, Alterung der Bauteile und andere Faktoren, was die Systemzuverlässigkeit stark beeinträchtigt. Zur Bewältigung dieser Probleme, insbesondere im Szenario von dreidimensionalen NoCs mit Chiplet-Architektur, besteht ein dringender Bedarf an robusten Fehlertoleranzmechanismen, um den stabilen Betrieb des Systems bei TSV-Ausfällen sicherzustellen. In diesem Beitrag wird eine neuartige Fehlertoleranzarchitektur namens HyRAS vorgestellt, die auf einer hybriden Redundanz- und Serialisierungsmethode basiert und darauf abzielt, die Kommunikationszuverlässigkeit des On-Chip-Netzwerks bei permanentem Ausfall vertikaler Verbindungen aufrechtzuerhalten. Die Architektur integriert zwei synergistisch arbeitende Fehlertoleranzmechanismen: Erstens wird eine leichtgewichtige räumliche Redundanzstrategie eingesetzt, die durch die Mehrfachnutzung gemeinsamer TSV-Ressourcen Leistungsverluste durch einzelne, unabhängige Ausfälle mindert; zweitens wird für großflächige und schwerwiegende Ausfallszenarien ein adaptiver Serialisierungsmechanismus eingeführt, der die verbleibenden funktionsfähigen Links effizient steuert, um die globale Netzwerkkonnektivität aufrechtzuerhalten. Vollständige Funktionssimulationsversuche wurden mit synthetischen Verkehrsmodellen und realen Anwendungsbelastungen durchgeführt, um die Leistung der vorgeschlagenen Architektur umfassend zu verifizieren. Die Ergebnisse zeigen, dass die Netzwerkauslastung der HyRAS-Architektur im Vergleich zu vorhandenen marktführenden Fehlertoleranzlösungen unter realen Lastbedingungen mit großflächigen Defektclustern um bis zu 28,2 % gesteigert werden kann; der Hardwareaufwand der Architektur ist kontrollierbar, wobei sich die Chipfläche im Vergleich zu herkömmlichen Redundanzarchitekturen nur um 14,53 % erhöht und der Energieverbrauch um 8,87 % steigt.

dreidimensionale Netzwerke auf dem Chip;Durchsilizium-Vias;Redundanz;Fehlertoleranz