Um die Probleme der Head-of-Line-(HOL-)Blockierung auf der Ebene der virtuellen Ausgangswarteschlangen, den Paketverlust durch Pufferüberlauf und die Ausbreitung von Staus in der Shared-Cache-Kombinierten Ein- und Ausgangswarteschlangen-(CIOQ-)Switch-Architektur zu lösen und gleichzeitig Leistung und Stabilität zu verbessern, schlägt dieser Artikel ein entblockendes adaptives Feedback-Regeldesign vor. Durch die Einführung eines zeitbasierten Erkennungsmechanismus auf Kreditbasis wird theoretisch eine 100 % blockierungsfreie Übertragung erreicht, wodurch der Einfluss von HOL-Blockierungen erheblich reduziert wird. In Kombination mit dem vorgeschlagenen dynamischen Anpassungsalgorithmus für virtuelle Ausgangswarteschlangen und dem adaptiven dynamischen Schwellenwertalgorithmus kann dieses Design das Risiko der Stauausbreitung durch Pufferüberlauf senken und somit die Gesamtleistung des Systems steigern. Theoretische Analysen und experimentelle Ergebnisse zeigen, dass in typischen Verkehrszenarien die maximale Durchsatzrate 1499,66 Gb/s und die minimale Latenz 83 ns beträgt. Darüber hinaus liegt der effektive Durchsatzanteil bei 96,94 %, der Paketverlust auf der Datenverbindungsschicht bei nur 0,61 % und die Paketverlustrate so niedrig wie 0,6 %. Im Vergleich zu traditionellen CIOQ-Architekturen und Eingangs-Warteschlangenarchitekturen erhöht das vorgeschlagene Design die Durchsatzrate um 15,12 % bzw. 20,55 %, reduziert die Weiterleitungsverzögerung um 26,9 % bzw. 54,7 % und weist eine höhere Systemstabilität auf, wodurch es die Anforderungen an den Datenaustausch in komplexen Szenarien umfassend erfüllt.

Shared-Cache-Kombinierte Ein- und Ausgangswarteschlangen-Switch-Architektur;Head-of-Line-(HOL)-Blockierung;Stauausbreitung;Adaptives Feedback-Regeldesign;PCIe-Verbindungsprotokoll