Ces dernières années, les technologies d'emballage avancées ont intégré plusieurs petites puces en une puce de plus grande envergure, tout en conservant la densité d'intégration au niveau de la puce et les caractéristiques de connectivité haute bande passante. Face aux problèmes d'efficacité faible de conception manuelle et de difficulté d'optimisation hétérogène dans le développement de puces au niveau du wafer (WSC), cet article étudie systématiquement les facteurs clés influençant la conception d'architecture WSC. En fusionnant la disposition des puces, la cartographie des opérateurs et la conception coopérative matériel/logiciel, le problème d'exploration de l'architecture WSC est modélisé comme une tâche d'optimisation multi-objectifs. Premièrement, un modèle d'architecture hiérarchique WSC a été construit, unifiant la quantification des contraintes de ressources centrales et des contraintes de topologie d'interconnexion ; deuxièmement, un cadre d'optimisation coopérative multi-objectifs hiérarchique a été proposé, optimisant conjointement les contraintes physiques et les modèles de communication de cartographie des tâches ; enfin, une chaîne d'outils d'optimiseur WSC supportant la simulation à granularité mixte a été développée, capable de générer des configurations optimales pour des charges typiques. Les résultats expérimentaux montrent que, comparé à l'architecture informatique traditionnelle, cet outil génère des architectures optimisées permettant une augmentation du débit jusqu'à 22 fois et une réduction de la latence jusqu'à 5 fois dans des scénarios de déchiffrement et de traitement du signal.

puces au niveau wafer; conception coopérative matériel/logiciel; disposition des puces; exploration de l'espace de conception