Les réseaux sur puce tridimensionnels (3D NoCs) sont de plus en plus utilisés dans les systèmes multicœurs, leur valeur clé résidant dans l'amélioration significative de la scalabilité du système. Les trous traversants en silicium (TSV) sont une technologie clé pour réaliser les interconnexions verticales entre les couches du réseau sur puce. Cependant, les interconnexions inter-couches basées sur TSV sont fortement susceptibles de subir des défaillances dues à des défauts de fabrication, au vieillissement des dispositifs et à d'autres facteurs, ce qui affecte gravement la fiabilité du système. Pour répondre à ce problème, en particulier dans le contexte des architectures de chiplets pour les réseaux 3D sur puce, il est urgent de construire des mécanismes de tolérance aux pannes robustes afin d'assurer le fonctionnement stable du système en cas de défaillance des TSV. Cet article propose une nouvelle architecture de tolérance aux pannes nommée HyRAS, basée sur une méthode hybride de redondance et de sérialisation, visant à maintenir la fiabilité des communications du réseau sur puce en cas de défaillance permanente des liens verticaux. Cette architecture intègre deux mécanismes de tolérance aux pannes collaboratifs : premièrement, elle utilise une stratégie de redondance spatiale légère, qui atténue la perte de performance causée par une défaillance unique indépendante en réutilisant les ressources TSV partagées ; deuxièmement, pour les scénarios de pannes graves à grande échelle, elle introduit un mécanisme de transmission série adaptatif, qui planifie efficacement les liens restants fonctionnels afin de maintenir la connectivité globale du réseau. Des expérimentations de simulation fonctionnelle complète ont été menées avec des modèles de trafic synthétiques et des charges applicatives réelles pour valider complètement la performance de l’architecture proposée. Les résultats démontrent qu’en comparaison avec les solutions de tolérance aux pannes grand public existantes, dans un environnement à charges réelles comportant des clusters de défauts à grande échelle, le débit réseau de l’architecture HyRAS peut être amélioré jusqu’à 28,2%; le coût matériel de cette architecture est contrôlable, avec une augmentation de seulement 14,53% de la surface de puce par rapport aux architectures redondantes traditionnelles, et une augmentation de la consommation d'énergie de 8,87%.

réseaux sur puce tridimensionnels;trous traversants en silicium;redondance;tolerance aux pannes