近年、高度なパッケージ技術により複数の小規模チップがより大規模なチップに集積され、チップレベルの集積密度と高帯域幅相互接続の特性を維持しています。ウェハーレベルチップ（WSC）の研究開発において、手動設計の効率の低さと異種最適化の困難さという課題に対し、本論文ではWSCアーキテクチャ設計の主要な影響因子を体系的に検討しました。チップレイアウト、オペレータマッピング、ハードウェア・ソフトウェア協調設計を融合し、WSCアーキテクチャ探索問題を多目的最適化問題としてモデル化しました。まず、コアリソース制約とインターコネクトトポロジ制約を統一的に定量化したWSC階層型アーキテクチャモデルを構築し、次に物理的制約とタスクマッピング通信パターンを共同最適化する階層的多目的協調最適化フレームワークを提案し、最後に混合粒度シミュレーションをサポートするWSCオプティマイザーツールチェーンを開発し、典型的な負荷に対する最適構成を生成可能としました。実験結果は、従来のコンピュータアーキテクチャと比較して、本ツールが生成した最適化アーキテクチャが暗号解読や信号処理などのシナリオで最大22倍のスループット向上および5倍の遅延低減を達成できることを示しました。

ウェハーレベルチップ; ハードウェア・ソフトウェア協調設計; チップレイアウト; 設計空間探索