平均消費電力分析は大規模なデジタル集積回路設計において非常に重要です。データ駆動型の機械学習手法が電子設計自動化（EDA）領域での適用が進むにつれ、大量のデータセットへの需要がますます高まっています。この需要に応えるため、本稿では、新しいグラフ・トポロジー構造に基づく擬似回路生成アルゴリズムを提案します。このアルゴリズムはランダムに生成された有向非巡回グラフをゲートレベルのVerilog擬似組合せ回路ネットリストに変換し、効率的に大量の消費電力分析サンプルを生成します。その後、レジスタユニットを導入して、擬似組合せネットリストを擬似タイミング回路ネットリストに変換します。ハイパーパラメータを用いて回路トポロジー構造を調整し、総合プロセス中に適切なタイミング制約を施し、最終的に擬似回路データセットを生成します。主要な消費電力分析ソフトウェアを使用して、この方法を評価し、生成された回路をレイアウト前の平均消費電力テストにかけ、その性能を基準データセットと比較し、回路トポロジーの複雑さ分析と静的タイミング解析によって結果を検証します。実験結果はデータセットの有効性を検証し、アルゴリズムの効率的な実行と堅牢性を示し、その研究価値を明らかにします。

グラフ計算;電子設計自動化（EDA）;擬似データセット;平均消費電力分析