최근 몇 년간 고급 패키징 기술은 여러 개의 작은 칩을 더 큰 규모의 칩으로 통합하면서 칩 수준의 통합 밀도와 고대역폭 상호 연결 특성을 유지하고 있습니다. 웨이퍼 레벨 칩(WSC) 개발에서 수작업 설계 효율성 저하와 이기종 최적화의 어려움 문제를 해결하기 위해 본 논문은 WSC 아키텍처 설계에 영향을 미치는 핵심 요인을 체계적으로 연구하였습니다. 칩 레이아웃, 연산자 매핑 및 하드웨어-소프트웨어 공동 설계를 융합하여 WSC 아키텍처 탐색 문제를 다목적 최적화 작업으로 모델링하였습니다. 먼저, 핵심 자원 제약과 상호 연결 토폴로지 제약을 통합적으로 정량화한 WSC 계층적 아키텍처 모델을 구축하였고, 둘째, 물리적 제약 및 작업 매핑 통신 패턴을 공동 최적화하는 계층적 다목적 협력 최적화 프레임워크를 제안하였으며, 마지막으로 혼합 입자 시뮬레이션을 지원하는 WSC 최적화 도구 체인을 개발하여 전형적인 부하에 대해 최적 구성을 생성할 수 있게 하였습니다. 실험 결과 전통적인 컴퓨터 아키텍처와 비교할 때 본 도구가 생성한 최적화된 아키텍처는 암호 해독 및 신호 처리 등의 시나리오에서 최대 22배의 처리량 향상과 5배의 지연 감소를 달성할 수 있음을 보여주었습니다.

웨이퍼 레벨 칩; 하드웨어-소프트웨어 공동 설계; 칩 레이아웃; 설계 공간 탐색