평균 소비 전력 분석은 대규모 디지털 통합 회로 설계에 중요합니다. 데이터 주도 기반 방법의 적용 영역에서 거대한 데이터 세트의 수요가 증가함에 따라 본 논문에서는 그래프의 실행 구조에 기초한 새로운 의사소통 전기 회로 생성 알고리즘을 제안하고 있습니다. 이 알고리즘은 무작위로 생성한 유향 비순환 그래프를 효과적으로 게이트 수준의 Verilog 그림 네트워크 표로 변환하여 폭넓은 소비 전력 분석 표본을 생성합니다. 그런 다음, 레지스터 블록을 도입하여 의사 조합 네트워크 표를 의사 동기 네트워크 표로 전환합니다. 회로의 최적화된 구조를 위한 하이퍼파라미터를 조절하고 통합 과정 중 적절한 동기 제약을 적용하여 의사회로 데이터 세트를 생성합니다. 이 방법을 평가하기 위해 주요 전력 소모 분석 소프트웨어를 사용하여 회로 통합 전 평균 전력 소비를 테스트하고 성능을 표준 데이터 세트와 비교하며 회로 구조 복잡도 분석과 정적 타이밍 분석을 통해 데이터 세트의 효율성을 검증합니다. 실험 결과는 데이터 세트의 효과성을 확인하고 알고리즘의 효율적 작동과 견고성을 보여줌으로써 연구 가치를 확인합니다.

그래프 계산; 전자 설계 자동화 (EDA); 의사 데이터 세트; 평균 소비 전력 분석