Nos últimos anos, as tecnologias avançadas de empacotamento integraram vários pequenos chips em um chip de maior escala, ao mesmo tempo que preservam a densidade de integração a nível de chip e as características de interconexão de alta largura de banda. Para os problemas de baixa eficiência do design manual e alta dificuldade da otimização heterogênea no desenvolvimento de chips a nível de wafer (WSC), este artigo investiga sistematicamente os fatores-chave que influenciam o design da arquitetura WSC. Integrando o layout do chip, mapeamento de operadores e design cooperativo de hardware e software, o problema de exploração da arquitetura WSC é modelado como uma tarefa de otimização multiobjetivo. Primeiro, foi construído um modelo de arquitetura hierárquica WSC, quantificando unificadamente as restrições de recursos centrais e as restrições da topologia de interconexão; em seguida, foi proposto um quadro de otimização cooperativa multiobjetivo hierárquico, otimizando conjuntamente as restrições físicas e os padrões de comunicação do mapeamento de tarefas; por fim, foi desenvolvido um conjunto de ferramentas do otimizador WSC que suporta simulações de granularidade mista e pode gerar configurações ótimas para cargas típicas. Os resultados experimentais mostram que, em comparação com a arquitetura tradicional de computadores, esta ferramenta gera arquiteturas otimizadas que podem alcançar até 22 vezes o aumento de rendimento e 5 vezes a redução de latência em cenários de decodificação e processamento de sinais.

chips a nível de wafer; design cooperativo de hardware e software; layout de chip; exploração do espaço de design