As redes 3D NoCs (redes tridimensionais em chip) estão se tornando cada vez mais comuns em sistemas multicore, e seu valor principal está em melhorar significativamente a escalabilidade do sistema. Os TSVs (vias através do silício) são a tecnologia chave para realizar interconexões verticais entre camadas da rede em chip. No entanto, as interconexões entre camadas baseadas em TSV são suscetíveis a falhas devido a defeitos de fabricação, envelhecimento dos dispositivos e outros fatores, o que compromete seriamente a confiabilidade do sistema. Para abordar esse problema, especialmente em cenários de redes 3D NoCs com arquitetura chiplet, é urgente construir mecanismos de tolerância a falhas altamente robustos para garantir a operação estável do sistema em caso de falhas nos TSVs. Este artigo propõe uma nova arquitetura de tolerância a falhas chamada HyRAS, baseada em um método híbrido de redundância e serialização, visando garantir a confiabilidade da comunicação na rede em chip quando ocorrem falhas permanentes nos links verticais. Esta arquitetura integra dois mecanismos colaborativos de tolerância a falhas: primeiro, adota uma estratégia leve de redundância espacial que, ao reutilizar recursos compartilhados de TSV, mitiga a perda de desempenho causada por falhas independentes em um único ponto; segundo, para cenários de falhas severas em grande escala, introduz um mecanismo adaptativo de transmissão serial que agenda eficientemente os links normais remanescentes para manter a conectividade global da rede. Foram realizados experimentos de simulação de função completa usando modelos de tráfego sintético e cargas de aplicações reais para validar completamente o desempenho da arquitetura proposta. Os resultados experimentais mostram que, em comparação com as principais soluções de tolerância a falhas existentes, em ambientes de carga real com grandes agrupamentos de defeitos, a taxa de transferência da rede da arquitetura HyRAS pode ser aumentada em até 28,2%; o overhead de hardware da arquitetura é controlável, com aumento da área do chip de apenas 14,53% em comparação com arquiteturas tradicionais de roteamento redundante, e aumento do consumo de energia de 8,87%.

redes tridimensionais em chip;vias através do silício;redundância;tolerância a falhas