В последние годы передовые технологии упаковки объединяют несколько мелких микросхем в чип большего масштаба, при этом сохраняя плотность интеграции на уровне кристалла и характеристики высокоскоростного взаимодействия. В ответ на проблемы низкой эффективности ручного проектирования и сложности гетерогенной оптимизации при разработке чипов уровнем пластин (WSC) данная статья систематически исследует ключевые факторы, влияющие на проектирование архитектуры WSC. Объединив компоновку чипа, отображение операторов и кооперативный HW/SW дизайн, задача исследования архитектуры WSC была смоделирована как многокритериальная оптимизационная задача. Во-первых, была построена иерархическая модель архитектуры WSC, унифицирующая количественные ограничения основных ресурсов и связную топологию; во-вторых, предложена иерархическая многокритериальная кооперативная оптимизационная рамочная структура, совместно оптимизирующая физические ограничения и коммуникационные шаблоны отображения задач; наконец, разработана цепочка инструментов оптимизатора WSC с поддержкой симуляции смешанной гранулярности, способная генерировать оптимальные конфигурации для типичных нагрузок. Экспериментальные результаты показывают, что по сравнению с традиционной компьютерной архитектурой, эта утилита генерирует оптимизированные архитектуры, обеспечивающие до 22-кратного повышения пропускной способности и 5-кратного снижения задержки в сценариях расшифровки и обработки сигналов.

чипы уровнем пластин; кооперативный дизайн аппаратного и программного обеспечения; компоновка чипов; исследование пространства проектирования