En los últimos años, las tecnologías avanzadas de empaquetado han integrado múltiples chips pequeños en un chip de mayor escala, al tiempo que mantienen la densidad de integración a nivel de chip y las características de interconexión de alta ancho de banda. Ante la baja eficiencia del diseño manual y la dificultad de la optimización heterogénea en el desarrollo de chips a nivel de oblea (WSC), este artículo investiga sistemáticamente los factores clave que afectan el diseño arquitectónico de WSC. Al fusionar la disposición del chip, el mapeo de operadores y el diseño colaborativo de hardware y software, se modeló el problema de exploración arquitectónica de WSC como una tarea de optimización multiobjetivo. Primero, se construyó un modelo jerárquico de arquitectura WSC, cuantificando de manera unificada las restricciones de recursos centrales y las restricciones de topología de interconexión; en segundo lugar, se propuso un marco de optimización colaborativa jerárquica multiobjetivo, optimizando conjuntamente las restricciones físicas y los patrones de comunicación del mapeo de tareas; finalmente, se desarrolló una cadena de herramientas del optimizador WSC que soporta simulación de granularidad mixta, capaz de generar configuraciones óptimas para cargas típicas. Los resultados experimentales muestran que, en comparación con la arquitectura informática tradicional, esta herramienta genera arquitecturas optimizadas que pueden lograr hasta 22 veces más rendimiento y una reducción de la latencia de 5 veces en escenarios de descifrado y procesamiento de señales.

chips a nivel de oblea; diseño colaborativo de hardware y software; disposición de chips; exploración del espacio de diseño