Las redes en chip tridimensionales (3D NoCs) se están utilizando cada vez más en sistemas multinúcleo, cuyo valor central radica en mejorar significativamente la escalabilidad del sistema. Los vías a través de silicio (TSV) son la tecnología clave para realizar interconexiones verticales entre capas de la red en chip. Sin embargo, las interconexiones entre capas basadas en TSV son muy propensas a fallas debido a defectos de fabricación, envejecimiento de dispositivos y otros factores, lo que afecta gravemente la fiabilidad del sistema. Para abordar este problema, especialmente en el contexto de redes 3D en chip con arquitecturas chiplet, se requiere urgentemente construir mecanismos de tolerancia a fallas altamente robustos para garantizar el funcionamiento estable del sistema ante fallas en TSV. En este artículo, se propone una nueva arquitectura de tolerancia a fallas llamada HyRAS, basada en un método híbrido de redundancia y serialización, destinada a mantener la confiabilidad de la comunicación en la red en chip cuando ocurren fallas permanentes en los enlaces verticales. Esta arquitectura integra dos mecanismos de tolerancia a fallas que trabajan de forma colaborativa: primero, se utiliza una estrategia ligera de redundancia espacial para mitigar la pérdida de rendimiento causada por fallas independientes en un único punto mediante la reutilización de recursos compartidos de TSV; segundo, para escenarios de fallas severas y a gran escala, se introduce un mecanismo adaptativo de transmisión en serie que gestiona eficientemente los enlaces restantes funcionales para mantener la conectividad global de la red. Se realizaron experimentos de simulación de funcionalidad completa utilizando modelos de tráfico sintético y cargas de aplicaciones reales para validar exhaustivamente el rendimiento de la arquitectura propuesta. Los resultados experimentales muestran que, en comparación con las soluciones de tolerancia a fallas existentes en el mercado, en entornos con cargas reales y grandes conglomerados de defectos, el rendimiento de red del arquitectura HyRAS puede aumentar hasta un 28.2%; el costo de hardware de la arquitectura es controlable, con un aumento del área del chip de solo el 14.53% en comparación con las arquitecturas redundantes tradicionales y un aumento del consumo de energía del 8.87%.

redes en chip tridimensionales;vías a través de silicio;redundancia;tolerancia a fallas